Huawei’nin bu hafta duyurduğu Tau scaling yaklaşımı, şirketin önde gelen üreticilerin 14A sınıfına yakın bir transistör yoğunluğuna ulaşabileceği yönünde bir çerçeve çizdi. Ancak yarı iletken analisti Dr. Ian Cutress, bu açıklamanın bir çipin farklı performans ve yoğunluk ölçütlerini aynı başlık altında topladığını savunuyor. Cutress’e göre burada asıl mesele, klasik Moore Yasası eksenindeki ölçeklenme ile sistem düzeyinde kazanımların aynı şey gibi sunulması.
Analist, Huawei’nin güncel EUV ve High-NA EUV litografi araçlarına erişememesi nedeniyle hedef tanımını değiştirdiğini düşünüyor. Bu bakışa göre şirket, doğrudan en gelişmiş üretim düğümleriyle yarışmak yerine, tüm sistemi kapsayan bir ölçeklenme yaklaşımını öne çıkarıyor. Cutress, bunun tamamen yanlış bir fikir olmadığını, ancak “sektörün bakışını yeniden tanımlamak” yerine odağı başka bir noktaya kaydırmak olarak görülmesi gerektiğini belirtiyor.
Değerlendirmenin önemli kısmı, hybrid bonding ve yonga üstüne yonga yerleştirme kavramına dayanıyor. Cutress, bu alanın yeni bir keşif olmadığını, Intel ve AMD gibi şirketlerin yıllardır benzer fikirler üzerinde çalıştığını vurguluyor. Örnek olarak Intel’in EMIB yaklaşımının kökenlerinin 2008 dönemine kadar uzandığını, AMD’nin de 2021’de yığınlama konseptini somut ürün yol haritalarında gösterdiğini hatırlatıyor.
Hybrid bonding tarafında temel fark, geleneksel microbump yapılarının ortadan kaldırılması. Cutress’in aktardığına göre TSMC ve AMD’nin ilk ticarileşmiş hybrid bonding uygulamalarında 9 micron pitch kullanıldı. Buradaki pitch, iki bağlantının merkezleri arasındaki mesafeyi ifade ediyor. Daha derin entegrasyon seviyelerinde bu aralığın daha da küçülmesi gerekiyor; çünkü bağlantılar arttıkça direnç ve kapasitans etkileri de daha belirgin hale geliyor.
Analiste göre TSMC ve Intel yol haritalarında 4 micron seviyesine inen pitch değerleri bulunuyor, araştırma tarafında ise onlarca nanometre ölçeğine işaret eden çalışmalar mevcut. Fakat laboratuvar başarısıyla yüksek hacimli üretim arasında büyük fark var. Bir yöntemin tek seferlik gösterimi mümkün olsa da bunu milyonlarca birimde verimli ve istikrarlı biçimde üretmek çok daha zor.
Cutress ayrıca hybrid bonding üretiminin enerji maliyetine dikkat çekiyor. Değerlendirmesine göre bu süreçte santimetrekare başına gereken enerji, önde gelen EUV 2nm transistör üretimine kıyasla yaklaşık 10 kat daha yüksek olabiliyor. Bu da üretimi yavaşlatırken, iyi verim elde etmeyi de zorlaştırıyor.
Huawei’nin en dikkat çekici iddiası ise logic-on-logic 3D stacking ve 2 micron pitch düzeyi. Cutress, eğer bu gerçekten uygulanabiliyorsa bunun pazar lideri düzeyinde, hatta belirgin biçimde ileri bir sonuç olacağını söylüyor. Ancak burada itiraz ettiği nokta, bunun doğrudan klasik “transistör yoğunluğu” metriğiyle aynı şekilde sunulması. Ona göre yoğunluk, geleneksel olarak birim alan başına transistör sayısı anlamına geliyor; birim hacim değil.
Bu nedenle iki katmanlı yığınlama yapıldığında, aynı taban alanına daha fazla transistör sığdırılmış olsa bile bunun klasik süreç düğümü yoğunluğuyla bire bir kıyaslanması tartışmalı. Cutress, bunu farklı ölçüm yöntemlerinin karşılaştırılması olarak görüyor. Son olarak analist, Huawei’nin Tau scaling makalesinin dilinde AI üretimli metinleri andıran kısa ve mekanik cümleler bulunduğunu da öne sürüyor. Yine de onun asıl vurgusu, kavramın imkânsız olmadığı; asıl kritik başlığın, sub-2 micron hybrid bonding ve logic-on-logic yaklaşımının seri üretimde gerçekten uygulanıp uygulanamayacağı olduğu yönünde.
