Çinli yarı iletken üretim ekipmanı şirketi Naura Technology Group, 3D DRAM üretimine yönelik yeni bir iki aşamalı aşındırma süreci geliştirdiğini duyurdu. Şirketin IEEE’de yayımlanan çalışması, 64 katmanlı bir 3D DRAM yığınında katmanlar boyunca daha uniform aşındırma elde edildiğini ve bunun bellek üretiminde dikey mimarilere geçişi destekleyebileceğini söylüyor.
3D DRAM, mevcut DRAM tasarımlarında hücre yoğunluğunu artırmayı zorlaştıran yatay ölçekleme sınırlarını aşmayı hedefleyen yeni nesil bir yaklaşım olarak görülüyor. Özellikle gelişmiş EUV litografi araçlarına erişimin kısıtlı olduğu ortamlarda, üreticiler daha küçük yatay desenler yerine dikey istifleme ve katmanlı yapıların sunduğu avantajlara yöneliyor.
Naura’nın anlattığı yapıda Silicon (Si) ve Silicon-Germanium (SiGe) katmanları dönüşümlü olarak istifleniyor. 3D DRAM üretiminde SiGe katmanlarının seçici şekilde kaldırılması gerekiyor; böylece Si katmanları arasında word line, bit line ve gate yapıları için gerekli boşluk oluşturulabiliyor. Ancak bu aşındırma adımı geleneksel yöntemlerde çeşitli sorunlar yaratıyor.
Bu sorunlar arasında, aşındırma kimyasallarının komşu Si katmanlarını da etkilemesi, işlem yan ürünlerinin yığının alt kısmında birikmesi ve kimyasalların alt katmanlara yeterince ulaşamaması yer alıyor. Bunlar hem seçiciliği düşürüyor hem de alt katmanlarda kirlenme ve uniformite kaybına neden oluyor. Sonuç olarak, Si katmanları arasındaki boşluğun derinliği ve tutarlılığı bozulabiliyor.
Şirketin iki aşamalı yöntemi bu noktaya odaklanıyor. İlk adımda elektriksel olarak nötr Fluorine radikalleri SiGe katmanlarına yönlendiriliyor. Bu yaklaşım, aşındırmanın esas olarak SiGe üzerinde yoğunlaşmasını sağlarken Si yüzeyinde ince bir germanyum florür koruyucu tabaka oluşmasına yardımcı oluyor. İkinci adımda ise plazma destekli bir purge işlemiyle kimyasal yan ürünler sistemden uzaklaştırılıyor ve alt katmanlarda birikim azaltılıyor.
Naura’ya göre bu süreç, Si ile SiGe arasında 500:1’in üzerinde aşındırma seçiciliği sağlıyor. Verilen örnekte, iki Si katmanı arasında 200 nanometre kalınlığındaki SiGe tabakasının, Si’ye kıyasla 500 kattan daha hızlı kaldırıldığı belirtiliyor. Şirket ayrıca Si katmanındaki kaybın 10 angstromun altında kaldığını ifade ediyor.
Buna ek olarak yapısal uniformitenin 64 katman çifti boyunca %95’in üzerinde olduğu aktarılıyor. Şirketin örneğine göre bu, üst katman 200 nanometre ise en alttaki katmanın en az 190 nanometre kalınlıkta kalması anlamına geliyor. Çalışma, Çin’de özellikle CXMT gibi bellek üreticilerinin 3D DRAM ve daha dikey üretim tekniklerine geçişi açısından dikkat çekici bir teknik adım olarak öne çıkıyor.
